从逻辑门到存储阵列：NAND与NOR闪存命名与结构原理详解

1. 从逻辑门到存储阵列NAND与NOR的命名本源很多工程师朋友尤其是刚接触存储器的朋友经常会有一个疑问闪存Flash Memory为什么叫NAND Flash和NOR Flash这两个名字听起来像是数字电路里的逻辑门它们和存储芯片有什么关系今天我们就从最底层的晶体管阵列结构出发彻底搞明白这两个名字的由来以及它们背后截然不同的电路设计哲学。这不仅仅是名字的差异更是两种闪存技术性能、成本和应用场景分野的起点。简单来说NAND Flash和NOR Flash的名称直接源于其内部存储单元Memory Cell在阵列中的连接方式分别对应了数字电路中“与非门NAND Gate”和“或非门NOR Gate”的输入输出逻辑关系。当你理解了这种连接方式就能立刻明白为什么NAND适合做大容量、低成本的数据存储而NOR则天生适合做代码执行的“原地执行XiP”存储器。我们不会停留在概念表面而是会深入到晶体管级的电路图结合真值表让你看到“0”和“1”在物理上是如何被定义、如何被读取的以及这种定义如何决定了闪存的根本特性。2. 闪存单元的逻辑状态定义导通与截止的“1”与“0”要理解阵列的连接逻辑首先必须统一我们看待单个存储单元晶体管的视角。在闪存的世界里我们讨论的是一种特殊的MOSFET晶体管——浮栅晶体管Floating Gate Transistor。它的特殊之处在于栅极Gate被绝缘层包围形成一个“浮栅”可以长期囚禁电子。这些被囚禁的电子会改变晶体管的阈值电压Vth。2.1 逻辑状态的物理映射这里有一个关键且必须牢记的前提在讨论NAND和NOR的“逻辑关系”时我们关注的是“读取”操作并且对逻辑“1”和“0”的定义有特定的约定。根据参考资料中的描述其定义如下逻辑“1”晶体管导通。无论是因为浮栅上没有电荷编程后状态还是因为在控制栅上施加了足够的读取电压使其导通只要电流能从源极Source流到漏极Drain我们就认为该单元存储的是“1”。逻辑“0”晶体管截止。通常是因为浮栅上被注入了电子抬高了晶体管的阈值电压使得在正常读取电压下无法导通电流通路被切断此时我们认为该单元存储的是“0”。注意这个定义导通1截止0是理解后续NAND/NOR逻辑关系的基础。它可能与某些资料或你直觉中的“有电荷代表1”相反。请务必以此为准进行后续推理。在实际的闪存产品中这种映射关系可以通过内部电路反相最终对外提供符合用户习惯的数据。但为了理解其核心结构我们必须从晶体管级的物理状态开始。2.2 为何如此定义你可能会问为什么这样定义这主要是为了电路设计和功耗的优化。在MOS电路中让一个晶体管“导通”通常意味着在栅极施加电压形成沟道这本身是一个主动的、需要能量的过程。而“截止”是默认或低功耗状态。将需要主动操作的“读取有效”状态定义为“1”更符合数字电路的常规设计思路。更重要的是这个定义直接与后续将讲到的“位线预充电”读取技术完美契合是理解读取机制的关键。3. NOR闪存并联结构与“或非”逻辑让我们先来看相对直观的NOR Flash。它的结构得名是因为其存储单元的连接方式模拟了一个“或非门NOR Gate”。3.1 核心电路结构解析在NOR Flash的阵列中同一字线Word Line上的所有存储晶体管的控制栅Control Gate是连接在一起的由字线驱动电路控制。而同一位线Bit Line上的所有存储晶体管的漏极Drain也是连接在一起的。最关键的一点是这些连接在同一位线上的晶体管它们的源极Source并不直接接地而是共同连接到一个源极线Source Line该源线通常会在读取时被拉到地电位。更形象地说同一列位线上的多个晶体管是“并联”在电源位线预充电电压和地源线之间的。你可以把它想象成家里并联的灯泡晶体管火线位线进来零线源线出去每个灯泡的开关字线电压独立控制。3.2 “或非”逻辑的推导过程现在我们基于“导通1截止0”的定义来推导其输入输出关系。读取操作场景假设我们想读取某一位线上一个特定单元的数据。位线会被预先充电到一个高电平比如Vcc。然后我们只激活目标单元所在的那条字线使其获得读取电压比如5V。其他无关字线保持低电压比如0V使其上的晶体管处于强截止状态对位线几乎无影响。情况一目标单元存储的是“0”晶体管截止。即使其字线被激活输入为“有效”或逻辑“1”但由于浮栅有电荷晶体管阈值电压很高它仍然无法导通。此时从位线到源线之间没有一条电流通路。位线上预充的高电平电压得以保持。位线检测电路如灵敏放大器会检测到一个高电平根据定义高电平通常代表逻辑“0”这里需要一次反相但我们在晶体管级讨论物理状态对应输出数据“0”。注意这里位线保持高电平物理状态对应输出数据“0”是因为我们定义晶体管截止为“0”读取电路检测到单元不导通就直接输出“0”。情况二目标单元存储的是“1”晶体管导通。其字线被激活输入“1”且晶体管阈值电压低晶体管导通。一条从位线高电平经过该导通晶体管到源线地的低阻抗通路形成。位线上的电荷会通过这个通路迅速泄放到地。位线电压被拉低至接近地电平。检测电路检测到低电平对应输出数据“1”。关键推导现在考虑整个并联结构。“只要并联支路中任意一个晶体管导通位线就会被拉低输出‘1’”。这恰恰是“或非门NOR”的真谛“或OR”任意一条输入为真晶体管导通结果就为真位线被拉低。“非NOT”将上述结果取反。在逻辑电路中位线被拉低物理事件通常用逻辑“1”表示而位线保持高电平用逻辑“0”表示。所以“任意一个导通导致输出1”等价于“所有输入都为0时输出才为0”。这正是或非门的真值表仅当所有输入为0时输出为1只要有一个输入为1输出就为0。将我们的定义晶体管导通输入1截止输入0位线低输出1高输出0代入你会发现阵列的行为完美匹配或非门。因此这种并联结构的闪存就被称为NOR Flash。3.3 NOR结构的特性与影响这种并联结构带来了NOR Flash的典型特性快速随机读取每个存储单元都有独立的位线触点可以直接寻址。就像你可以直接测量并联电路中任何一个灯泡两端的电压一样读取任何一个单元的速度都非常快通常在100ns量级。这使得CPU可以直接从NOR中取指令执行XiP。写入编程和擦除速度慢编程通常采用热电子注入擦除采用FN隧穿这两种操作都相对耗能且耗时。芯片面积大、成本高因为每个单元都需要独立的位线金属触点导致单元面积较大难以实现高密度集成。4. NAND闪存串联结构与“与非”逻辑与NOR的并联思路相反NAND Flash采用了串联结构其名称来源于“与非门NAND Gate”。4.1 核心电路结构解析在NAND Flash的阵列中同一串String上的多个存储晶体管通常是16个、32个或64个是串联起来的像一个链条。这个链条的一端通过一个选择管Select Gate连接到位线Bit Line另一端通过另一个选择管连接到源线Source Line。而同一字线Word Line则连接着所有串中相同位置的那个晶体管的控制栅。简单比喻就像一栋楼的消防通道每一层字线的楼梯间门晶体管都受该层总闸字线电压控制。你想从顶楼位线走到一楼源线必须所有楼层的门都打开晶体管导通才能通行。只要有一层的门关了晶体管截止通路就断了。4.2 “与非”逻辑的推导过程NAND的读取原理比NOR更精妙一些它采用了一种“通过性”检测。读取操作场景同样位线被预充电至高电平。然后我们想读取某个特定单元假设是目标单元。为了检测这个单元的状态我们需要让电流有可能从位线流到源线。为此我们给非目标单元的字线施加一个很高的电压称为“通过电压”Vpass通常远高于读取电压但低于编程电压这个电压足以让无论存储“0”还是“1”的晶体管都强制导通。而给目标单元的字线施加标准的读取电压Vread。情况一目标单元存储的是“1”晶体管导通。目标单元导通同时所有非目标单元也被Vpass强制导通。整条串联通路完全畅通位线到源线形成低阻抗通路。位线上预充的电荷迅速泄放电压被拉低。检测电路输出“1”。情况二目标单元存储的是“0”晶体管截止。目标单元截止即使所有非目标单元都导通Vpass作用整条串联通路也因这个“断点”而无法形成电流路径。位线到源线之间是开路的。位线上预充的高电平得以保持。检测电路输出“0”。关键推导“只有当串联链路上的所有晶体管都导通时位线才会被拉低输出‘1’”。这正是“与非门NAND”的核心“与AND”所有输入都为真所有晶体管都导通结果才为真通路形成。“非NOT”将结果取反。通路形成物理事件导致位线被拉低对应输出逻辑“1”。所以“全部导通才输出1”等价于“只要有一个输入为0输出就为1”。这正是与非门的真值表仅当所有输入为1时输出为0只要有一个输入为0输出就为1。将我们的定义晶体管导通输入1截止输入0位线低输出1高输出0代入阵列行为完美匹配与非门。因此这种串联结构的闪存就被称为NAND Flash。4.3 NAND结构的特性与影响串联结构塑造了NAND Flash的DNA高密度、低成本单元之间共享位线触点一个串联串只需要两个选择管极大地减少了金属连线面积单元尺寸可以做得非常小目前可达100层3D堆叠从而实现巨大的存储容量和低廉的每比特成本。慢速随机读取快速顺序访问读取一个单元需要激活一整串和多个字线随机读取延迟在10us量级比NOR慢得多。但一旦定位到某个页Page连续读取该页内或后续页的数据非常快适合流式数据传输。以“页”为单位的编程和“块”为单位的擦除这是由其物理结构决定的也导致了复杂的闪存转换层FTL管理需求。有限的擦写次数高密度和FN隧穿擦写机制共同导致了其耐久性P/E Cycle通常低于NOR Flash。5. 两种闪存的对比与选型指南理解了命名背后的结构逻辑它们的应用分野就一目了然了。下面用一个表格来清晰对比特性维度NOR FlashNAND Flash核心结构位线上单元并联位线上单元串联命名逻辑或非 (NOR)任一单元导通位线被拉低输出1与非 (NAND)所有单元导通位线才被拉低输出1读取方式随机访问类似RAM顺序访问为主类似硬盘读取速度快(随机读取~100ns)慢(随机读取~10-100μs)但序列读带宽高写入/擦除速度慢 (字节/字编程块擦除)快 (页编程~200μs块擦除~2ms)存储密度低 (单元面积大)极高(单元面积小可3D堆叠)成本 (每比特)高极低接口并行或SPI支持直接寻址复杂 (需要控制器FTL)通常为eMMC, UFS, NVMe, SD等主要用途存储代码支持XiP(执行就地读取)存储大容量数据(文件、媒体、操作系统)典型场景嵌入式系统启动代码、固件、微控制器程序存储手机存储、SSD、U盘、SD卡、固态硬盘选型心得当你需要“执行”代码时选NOR比如微控制器MCU的内部Flash或者外挂的启动芯片Boot ROM。CPU可以直接从NOR中取指令无需先加载到RAM简化了系统设计提高了启动速度。当你需要“存放”数据时选NAND比如手机里的128GB存储笔记本电脑的512GB SSD。所有需要大容量、低成本存储的地方都是NAND的天下。但你必须为其配备一个强大的闪存控制器FTL来管理坏块、磨损均衡和垃圾回收。混合使用是趋势在很多物联网设备或高端嵌入式系统中会采用“NOR NAND”的方案。少量NOR存放核心引导程序和关键固件确保可靠启动和快速执行大容量NAND则用于存储应用程序代码在启动时加载到RAM运行、文件系统和用户数据。这种组合兼顾了可靠性、性能和成本。6. 常见误区与深度辨析在实际讨论和资料查阅中关于NAND和NOR容易产生一些混淆这里集中澄清。6.1 误区一逻辑状态定义的混淆这是最大的困惑来源。有些资料会从“浮栅电荷”的角度定义有电荷为“0”无电荷为“1”。这个定义在物理层面是正确的。但当我们讨论NAND/NOR的逻辑关系时我们切换到了“读取电路的行为层面”使用的是“导通1截止0”的定义。这两个定义在芯片内部通过反相器是统一的。关键在于NAND/NOR的名称描述的是读取时晶体管阵列表现出的整体输入输出逻辑关系而非单个单元电荷状态的直接映射。始终从“位线电压如何被单元状态影响”这个电路视角出发就不会乱。6.2 误区二将NAND/NOR结构与逻辑门电路直接等同NAND Flash并不是由无数个物理的CMOS与非门构成的。它的名字是一种行为类比。其物理结构是大量的浮栅晶体管以特定的串联方式连接在读取操作下这个阵列对外表现出的电学特性输入是字线电压组合输出是位线电平恰好符合与非门的真值表。NOR Flash同理。这是一种非常巧妙且贴切的命名直接揭示了其最核心的电路特性。6.3 误区三忽视“通过电压”在NAND读取中的作用在分析NAND的“与非”逻辑时必须考虑“通过电压Vpass”。没有Vpass将非目标单元强制导通整个串联链路就无法形成检测条件“所有输入为1则输出0”的逻辑就无法成立。Vpass是NAND读取机制不可或缺的一环它确保了非选中的单元在读取时成为“透明”的导线只让目标单元的状态决定整个通路的开闭。6.4 进阶思考结构差异导致的可靠性问题串联结构给NAND带来了一个特有的可靠性挑战串扰Disturb。由于同一串上的晶体管紧密串联当对某个单元进行编程或擦除时施加在其控制栅和沟道上的高电压可能会通过电容耦合影响到相邻单元特别是同一字线上相邻串的单元称为“字线干扰”或者同一串内相邻的单元称为“通过干扰”。这是NAND Flash需要复杂纠错码ECC和磨损均衡算法的重要原因之一。相比之下NOR Flash由于单元独立并联这类串扰问题要轻微得多数据保持特性通常也更优。7. 从命名看技术演进与未来NAND和NOR的命名定格了它们在诞生之初的核心电路特征。几十年过去了闪存技术已经发生了翻天覆地的变化但这两个名字依然精准且不可替代。NAND的统治之路NAND凭借其无与伦比的密度和成本优势沿着2D平面微缩到3D堆叠的道路狂奔从SLC到MLC、TLC、QLC不断挑战物理极限。其“串联”的本质未变但串的长度、堆叠的层数、每个单元存储的比特数都在演进。未来的PLC5-bit/cell甚至HLC依然建立在NAND架构之上。NOR的利基与创新NOR坚守在需要可靠、快速随机读取的领域。虽然容量增长缓慢但也在向更高性能如XIP速度、更低功耗、更小封装如WLCSP发展。新兴的存储技术如MRAM、FRAM其目标应用场景正是要替代部分NOR的市场因为它们能提供更快的写入速度和近乎无限的耐久性但在成本和容量上目前还无法与NAND抗衡。理解NAND和NOR名称的由来不仅仅是知道两个缩写。它是打开闪存世界大门的钥匙。下一次当你为嵌入式系统选择存储方案或者调试SSD的FTL算法时脑海中能浮现出那些并联或串联的晶体管阵列以及它们所代表的“或非”与“与非”的逻辑世界你对问题的分析和解决将会更加透彻。技术的名称背后往往藏着它最本质的灵魂。