关于XILINX的fir compiler小数倍内插设计

张开发
• 2026/4/20 4:22:07 • 15 分钟阅读

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关于XILINX的fir compiler小数倍内插设计
xilinx的fir compiler IP支持整数、小数的内插和抽取。对于整数倍内插和抽取都比较好理解。本文主要介绍小数倍内插。测试中使用优数科技的FMC-707采集回放板卡。该板卡支持2通道250M16bit的采集和2通道12G16bit的回放使用LMK04828 PLL芯片支持全国产化。客户的需求为采集通道中心频率为140MHz带宽为80MHz采样率为186.66MHz回放也希望同样的速率。本文只介绍da回放的设计由于板载内参考时钟为10MHzVCXO为100MHzLMK04828的VCO频率范围VCO0(2370 to 2630 MHz), VCO1(2920 to 3080 MHz)不能直接输出186.66MHz的频率但是可以输出140/280MHz的频率。FPGA内调用DCM把LMK04828输出的140变为93.33MHz然后再经过小数倍内插和抽取滤波器送到DAC芯片DAC芯片内部32倍内插后输出140±40MHz的中频信号。比较容易搞错的是FIR的Fixed Fractional内插interpolation的IP参数。上图选择Fixed Fractional3倍内插2倍抽取。通道数设置为因为是IQ例化1个滤波器IP就够了输入的数据速率是93.33MH时钟频率给280MHz3倍93.333MHz输出IP自动截位了。需要注意的是滤波器系数设置Fs为插值后的速率280MHz通带频率为抽取后的通带40MHzFstop不超过输出速率的1/2140MHz/270MHz。由于基带IQ输入的速率为93.33MHz而Fir滤波器的时钟频率又是280MHz故此处要通过一个FIFO并且3个时钟周期间隔去fifo中取一个数据。DAC芯片采用双link模式0每个通道1个lane。dac芯片内插32倍dac输出速率为4.48Gspslane速率为5.6Gbps。把IP的时钟频率从280M修改为140MHz进行测试IP仍然工作正常

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